正誤表　．．． 実験で学ぶロジック回路設計　
（トランジスタ技術　連載　HDL記述による設計法をマスタする　BASICS digital ）

2007/11月号　（第12回）
229ページ表12-3　３段目
	誤	ボールのＹ座標を２（AREA_T_END_M1）に
	正	ボールのＹ座標を２（AREA_T_END_P1）に
2007/10月号　（第11回）
199ページ keyword ６右側1行目
	誤	データの移動）
	正	データのデバイスへの書込み）
200ページ図１１－Ａ　（コラム中）
	誤	図11-3の回路　（ＶＧＡドライバの下部の説明文）
	正	＜この部分に対応した回路図はありません＞
2007/8月号　（第9回）
236ページ keyword ２右側３行目
	補足説明	「このような」とは，直前にあるVerilog HDL記述スタイルの通常動作記述部分に　　Q <= data; 　//　Ｑは出力信号と記載したことを想定しています．
2007/6月号　（第７回）　　　【今回は作業日程の関係で，筆者校正がほとんど入らないまま発行されました．　　　　そのため，多数の訂正がありました点をお詫びいたします．】
179ページ定石２　コピーしながら効率良く記述
	補足説明	Verilog HDLのファイルを作成する際に，「ファイルの一部をコピー」して書くという意味ではありません．　「組み合わせ回路のコピーはファンクション化して行う」という意味です．
179ページ　写真7-1のキャプション　184ページ　コラム部の１行目　185ページ　コラム部の図7-Aのキャプション（２箇所）
	誤	論理回路実習ボード
	正	論理回路実験ボード
180ページ　図７-２(b) ふきだし
	誤	ifやcaseといったなじみのある演算子を使える
	正	ifやcaseといったなじみのある文を使える
181ページ　左側　７行目
	誤	短文
	正	単文
181ページ　図７-３　ふきだし
	誤	ファンクション多
	正	ファンクション名
182ページ　左側　26行目
	誤	bcd7segは，moduleの出力信号（７セグメントＬＥＤの駆動信号）です．
	正	a～gは，モジュールbcd7segの出力信号（７セグメントＬＥＤの駆動信号）です．
183ページ　左側　33行目
	補足説明	Ｘは不定値を，　Ｚはハイ・インピーダンス値を示す表記です．
184ページ　コラム　18行目
	誤	Tr4 → Tr5というふうに
	正	Tr4 → Tr1というふうに
185ページ　コラム　図7－A (a)
	補足説明	実際の回路では，　　SEGSEL[3:0]とトランジスタのベースの間　　SEG[7:0]と７セグメントＬＥＤのa～g,pの間に適切な抵抗を入れる必要があります．
2007/5月号　（第６回）
227ページ　Keyword1 表５－A
	補足説明	NOT出力の式がVerilog HDLの記法 ~A となっています．特に誤りではありませんが，他の論理演算の式（ANDとOR）が一般的な記法（・と+）になっていて統一されていません．　よって，NOT出力の式はAにNOTのバーが付く表記とすべきでしょう．（なお，2007/6月号にある本件に関する訂正は間違っています）
2007/4月号　（第５回）
210ページ図4-1と本文の補足説明
	補足説明	QuartusⅡを使用したCPLD(MAXⅡ)の開発フローにおいて，本文で解説した設計フローは図4-1の番号対応で，③→②→④→⑤→⑥となっており，図4-1の手順と異なっています．　しかし，③の論理合成の作業の中に①の解析処理が含まれるため，本文のフローでも図4-1のフローでも問題なくCPLDに回路を実装することができます．
2006/12月号（第１回）
221ページ　写真1-1　キャプション
	誤	モータ出力 ... 集めたもの
	正	VGAモニタ出力のインターフェースなどを集めたもの
216ページ左　論理式
	誤	= (A・B・C + A・B・C) + ...
	正	= (A・B・C + A・B・C) + ...　　（AにNOTのバーが付く）