付録Ｃ Verilogシミュレータ Veritak

　Ｖｅｒｉｔａｋは菅原孝幸さん（菅原システムズ）によって開発されたVerilogシミュレータです．３種類のバージョン（Pro版，Basic版，CQ版）があります．
　一つ目の製品版（Veritak-Pro）は10000円または27000円（利用形態による）で，企業内での仕事用に使用に向いています．
　二つ目はシェアウェア版（Vritak-Basic）で価格は4830円です．主に個人のHDL学習や電子工作用途をターゲットとしています．Verilog HDLの学習に使用する分にはじゅうぶんな機能を備えています．２週間程度の試用期間を過ぎると正式なライセンスを入手する必要があります．
　三番目はＣＱ版（フリー版）でＣＱ出版社のトランジスタ技術誌の付録として収録されたものです．

　シェアウェア版とＣＱ版（フリー版）については，つぎのページで詳しく解説されています．

　　　http://japanese.sugawara-systems.com/tutorial/tutorial/Lite/Veritak_Lite_CQ.htm

〔入手〕

Veritak-Pro版（製品版）
　フル機能版で迅速なサポートを受けることができます．次のＵＲＬよりダウンロードできます．

Veritak-Basic（シェアウェア版）
　シェアウェア版の主な特徴・機能は次のとおりです．

• 簡単な操作でシミュレーションが実行可能
• Verilog2001主要構文を実装
• 高速なシミュレーション速度
• 全信号の圧縮記録により再シミュレーションの必要なし
• ソースブレークポイント設定機能・ステップ実行機能
• MDIマルチウィンドウの波形ビューア（階層ビューア付き）
• VPI（Verilog　Procedural Interface）の主要ライブラリをサポート

　行数制限、規模制限、期間制限　デバイス制限、等は入っていませんが，以下の制限があります．

• 波形/シミュレータの状態の保存、復元機能は使用できない
• コマンドライン版（GUIなし）はなし
• 64bit viewer はサポートしていない
• Fast mode（高速シミュレーション機能）はサポートしていない
• VHDLトランスレータは付属していない
• ソースプロテクトオプションはなし

Veritak-CQ（フリー版）
　もう一つはVeritak-CQ版（トランジスタ技術誌2006年5月号の付録CD-ROMに収録）で，無償で利用することができるバージョンです．
　開発者の菅原さんおよびＣＱ出版社より許可を頂きまして，Veritak-CQ版を本サイトに収録してあり，無償でダウンロードできるようになっています．アップデートもシェアウェア版に追従して随時行われており，本サイトでも極力遅延なく対応していく予定です．
　Veritak-CQ版とシェアウェア版との違いは次のとおりです．

• サポートがないこと
• シミュレーション実行ステップに制限があること
  • １〜５万ステップ程度まで実行可能
• シミュレーション速度がやや遅いこと
  • 実行ステップ数がある値を超えるとシミュレーション速度がさらに遅くなります

　これらの制限は入門レベルの実習には全く支障ありません．またVerilog HDLの記述行数制限はありません．

　Veritak-CQ版は本サイト内よりダウンロードすることができます．URLは次のとおりですが，不正コピーで悪名高い某国において，無断で雑誌に掲載されてたとの報告があり，簡単には辿れないようにして記載します．先頭に必要な文字を付加し，全角ひらがなは英単語に変換してください．

　なお本サイトでは，いつまでもVeritak-CQ版をダウンロードできることを保障いたしかねます．状況に応じて断りなしにダウンロードを中止・停止することがあります．

〔インストール〕
　ダウンロードしたファイルは自己解凍ファイルになっており，ダブル・クリックして起動します．以下，次の必要事項に回答していくとインストールが完了します．

　�@使用許諾書への同意
　�Aインストール先のフォルダ指定
　�Bインストール確認

〔操作方法〕
　シミュレーションの実行は次のようになります．シミュレーションに必要はファイルは作成済みとします．なお，もう少し詳しい使い方はこちらにあります．

　�@Veritakを起動する．
　�Aプロジェクトを作成する．
　　−メニュー：Veritakプロジェクト→新しいプロジェクトの作成　を選択する．
　　−作業フォルダとプロジェクト名の指定を行う．
　　−コンパイルするファイルを選択し，
　　　　　[Add]ボタンをクリック
　　　　　[Save Project]ボタンをクリック
　�BVerilogファイルをロードする．
　　−メニュー：Veritakプロジェクト→Load Verilog　を選択する．
　　−�Aで作成したプロジェクト（拡張子は.vtakprj）を指定する．
　�Cシミュレーションを実行する．
　　−[Go]ボタンをクリックするとシミュレーションが始まる．
　�Dシミュレーション結果をタイミング・チャート表示する．
　　−[タイミング図]ボタン（左側）をクリックする．
　　−Scope Tree Viewウィンドウにある信号をWaveForm Viewerウィンドウへドラッグする．